류형록 | Engineering Portfolio · 전체 프로젝트
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31사이클 · 32사이클 · 3시나리오 PASS / 오류 0
Shift Register → Circular Queue → Memory Delay
1. Shift Register · 2. Circular Queue · 3. Memory Delay
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실행 도구 Icarus Verilog 14.0 · GTKWave · VS Code
자료 RTL·테스트벤치·VCD·실행 로그·프로그램 화면 / 구조도: RTL 기반 게이트·레지스터 도면
실행 범위 2026-09-16 기능 시뮬레이션
iDelay=N은 현재 edge를 포함한 N번째 최신 샘플을 선택하며 invalid 출력은 0입니다.
원본 3-bit iDelay 인터페이스의 선택 가능 범위는 1–7입니다.
Project 1 실제 GTKWave — gtkwave_detail
Project 1 실제 VS Code RTL·테스트벤치
Project 1 RTL에서 도출한 게이트·레지스터 구조도
Project 1 소스·테스트벤치·VCD·로그·재실행 파일
iDelay=N은 현재 edge를 포함한 N번째 최신 샘플을 선택하며 invalid 출력은 0입니다.
Project 2 실제 GTKWave — gtkwave_detail
Project 2 실제 VS Code RTL·테스트벤치
Project 2 RTL에서 도출한 게이트·레지스터 구조도