류형록 | Engineering Portfolio · 전체 프로젝트

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Circular Queue / 32사이클 PASS / 오류 0

순환 주소·data/valid memory / 현재 edge를 포함한 N번째 샘플

파형·코드 갤러리 · 소스·VCD·로그

1. Shift Register · 2. Circular Queue · 3. Memory Delay

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2026-09-16 실행 결과

실행 도구 Icarus Verilog 14.0 · GTKWave · VS Code

자료 RTL·테스트벤치·VCD·실행 로그·프로그램 화면 / 구조도: RTL 기반 게이트·레지스터 도면

실행 범위 2026-09-16 기능 시뮬레이션

Project 2 — 32사이클 검사 PASS, 오류 0

iDelay=N은 현재 edge를 포함한 N번째 최신 샘플을 선택하며 invalid 출력은 0입니다.

Project 2 실제 GTKWave — gtkwave_detail

Project 2 실제 GTKWave — gtkwave_full

Project 2 실제 VS Code RTL·테스트벤치

Project 2 RTL에서 도출한 게이트·레지스터 구조도

Project 2 소스·테스트벤치·VCD·로그·재실행 파일

실제 실행 검증 기록 · 캡처 생성·파일 해시 기록

2026-07 실행 기록

2026-07 실행 기록 · 20/26-check 회귀 · ModelSim·Quartus/PPA · 당시 조건과 수치

현재 실행 위의 2026-09-16 Icarus 기록

Problem

Shift Register는 매 clock 전체 stage를 이동합니다. Circular Queue는 한 slot만 갱신하면서 동일한 delay contract를 유지합니다. 두 architecture가 cycle-by-cycle equivalent한지 검증하고 DEPTH 10/100 PPA 비교 환경을 준비했습니다.