류형록 | Engineering Portfolio · 전체 프로젝트

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Memory Delay / 3시나리오 PASS / 오류 0

검사/valid: 8/5 · 14/4 · 17/14 / 동기식 read·invalid 데이터 유지

파형·코드 갤러리 · 소스·VCD·로그

1. Shift Register · 2. Circular Queue · 3. Memory Delay

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2026-09-16 실행 결과

실행 도구 Icarus Verilog 14.0 · GTKWave · VS Code

자료 RTL·테스트벤치·VCD·실행 로그·프로그램 화면 / 구조도: RTL 기반 게이트·레지스터 도면

실행 범위 2026-09-16 기능 시뮬레이션

Project 3 — 시나리오 1·2·3 PASS, 오류 0 (검사/valid: 8/5, 14/4, 17/14)

동기식 read로 입력 edge에서 N주기 뒤에 출력되며 invalid 구간은 마지막 데이터를 유지합니다.

Project 3 실제 GTKWave — gtkwave_scenario1

Project 3 실제 GTKWave — gtkwave_scenario2

Project 3 실제 GTKWave — gtkwave_scenario3

Project 3 실제 VS Code RTL·테스트벤치

Project 3 RTL에서 도출한 게이트·레지스터 구조도

Project 3 소스·테스트벤치·VCD·로그·재실행 파일

실제 실행 검증 기록 · 캡처 생성·파일 해시 기록

2026-07 실행 기록

2026-07 실행 기록 · 20/26-check 회귀 · ModelSim·Quartus/PPA · 당시 조건과 수치

현재 실행 위의 2026-09-16 Icarus 기록

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